1. 項目概述深入理解以太網(wǎng)物理層接口搞硬件通信的尤其是做嵌入式網(wǎng)絡設備或者FPGA網(wǎng)絡加速的肯定繞不開以太網(wǎng)。而一說到以太網(wǎng)硬件設計MII、RMII、RGMII、SGMII這幾個縮寫就像繞口令一樣天天掛在嘴邊但又常常讓人犯迷糊。它們到底是什么僅僅是引腳多少、速度快慢的區(qū)別嗎為什么我的PHY芯片和MAC控制器照著標準接法連上了燈也亮了但就是ping不通數(shù)據(jù)包時有時無或者CRC錯誤一大堆這些問題很多都出在對這些物理層接口協(xié)議的理解不透徹上。這個“★ETH相關”的項目就是一次對這些以太網(wǎng)物理層接口的深度拆解。它不僅僅是羅列定義而是要像解刨麻雀一樣把MII家族里每個成員的內臟——時鐘、數(shù)據(jù)、控制信號之間的時序關系、電氣特性、設計陷阱——都翻出來看個明白。無論是你正在畫一塊帶千兆網(wǎng)口的核心板還是在調試一個百兆的工業(yè)設備亦或是想用FPGA實現(xiàn)一個自定義的網(wǎng)絡功能模塊理解這些接口的“脾氣秉性”都是最基礎、也最關鍵的一步。搞懂了它們你就能看懂芯片手冊里那些天書般的時序圖能精準定位硬件設計中的信號完整性問題也能在軟件驅動配置時知其所以然而不是盲目地試參數(shù)。2. 核心需求與接口演進邏輯解析2.1 為什么需要這么多“II”—— 接口演進的驅動力要理解MII、RMII、RGMII、SGMII這一大家子首先得明白它們因何而生。最初的MIIMedia Independent Interface介質無關接口是IEEE 802.3標準定義的一個經典接口它的目標是將MAC媒體訪問控制層與PHY物理層芯片解耦。簡單說就是讓做邏輯控制的MAC和做模擬信號收發(fā)的PHY可以獨立設計、自由搭配通過一個標準接口對話。這是所有故事的起點。那么后續(xù)的變種都是為了解決MII的某些“痛點”引腳過多經典MII接口需要16根信號線包括TX/RX數(shù)據(jù)、時鐘、使能、錯誤指示等。在芯片引腳資源寶貴的時代這太奢侈了。時鐘頻率與數(shù)據(jù)速率的關系MII在100Mbps模式下TX_CLK和RX_CLK是25MHz。這意味著時鐘頻率是數(shù)據(jù)速率的1/4。能否優(yōu)化支持更高的速率當以太網(wǎng)邁向千兆1000Mbps時MII顯然力不從心需要新的接口定義。板級設計復雜度信號線多意味著PCB走線復雜噪聲干擾和時序同步問題更突出。串行化與抗干擾能否將并行數(shù)據(jù)流轉換為串行進一步減少信號線并增強傳輸距離和抗干擾能力理解了這些驅動力再看各個接口就清晰多了RMII旨在減少引腳RGMII在減少引腳的同時支持了千兆速率SGMII則走向了高速串行化。每一個“II”都是針對特定場景和需求的優(yōu)化解。2.2 核心需求拆解從應用到引腳在實際項目中選擇哪種接口通常由以下幾個核心需求決定數(shù)據(jù)速率這是首要決定因素。10/100Mbps的設備RMII和MII都可以考慮而1000Mbps1Gbps則必須使用RGMII或SGMII。芯片與PCB資源如果你的主控芯片引腳非常緊張或者PCB層數(shù)有限、空間緊湊那么引腳數(shù)量更少的RMII6根數(shù)據(jù)/控制線相比MII16根就是巨大優(yōu)勢。RGMII12根在千兆接口中也屬于比較節(jié)省的。時鐘設計復雜度MII需要外部為PHY提供50MHz參考時鐘用于產生25MHz的TX_CLK/RX_CLK。RMII則需要一個精準的50MHz時鐘同時提供給MAC和PHY這個時鐘的抖動Jitter要求很高設計不好就是災難。RGMII的時鐘是125MHz千兆模式時序要求極為苛刻。SGMII則無需在板上傳輸高速同步時鐘時鐘由數(shù)據(jù)流中恢復簡化了板級設計但增加了PHY或SerDes的復雜性。傳輸距離與板級布局MII/RMII/RGMII都是并行總線信號多且速率較高時尤其是RGMII的125MHz時鐘數(shù)據(jù)傳輸距離極短通常只適用于芯片間幾十毫米內的互連。SGMII是差分串行信號抗干擾能力強可以支持更長的板級走線甚至通過連接器連接到另一塊板卡。成本與功耗接口越復雜支持的速率越高通常對應的PHY芯片成本也越高功耗也可能更大。例如一個支持RGMII和SGMII的千兆PHY通常比一個只支持MII/RMII的百兆PHY要貴。注意選擇接口不是一個純技術最優(yōu)解問題而是一個系統(tǒng)性的權衡。很多時候主控芯片或FPGA本身支持的接口類型就限制了你的選擇。例如很多微控制器只集成了RMII接口那你即使想用MII也用不了。3. 四大接口深度對比與信號解構3.1 MII經典架構與信號定義MII是基石理解了它其他接口都是在其基礎上的變形。速率支持10Mbps 和 100Mbps。關鍵信號線以發(fā)送方向為例TXD[3:0]4位并行發(fā)送數(shù)據(jù)。在100Mbps時每個時鐘周期傳輸4bit時鐘頻率為25MHz100Mbps / 4 25MHz。在10Mbps時時鐘頻率為2.5MHz。TX_CLK發(fā)送時鐘由PHY提供給MAC。100M時為25MHz10M時為2.5MHz。數(shù)據(jù)在TX_CLK的上升沿被采樣。TX_EN發(fā)送使能。當MAC有數(shù)據(jù)要發(fā)送時將此信號拉高此時TXD上的數(shù)據(jù)有效。TX_ER發(fā)送錯誤。極少使用通常拉低。接收方向與之對稱有RXD[3:0],RX_CLK,RX_DV(數(shù)據(jù)有效),RX_ER。獨立時鐘TX_CLK和RX_CLK完全獨立分別由PHY側的發(fā)送和接收PLL產生。這意味著發(fā)送和接收路徑是異步的。實操心得 在調試MII接口時用邏輯分析儀抓取波形是最直接的。重點看TX_EN/RX_DV與TXD/RXD的對應關系以及它們與TX_CLK/RX_CLK的邊沿對齊情況。一個常見錯誤是MAC芯片輸出的TX_EN信號比有效數(shù)據(jù)TXD晚了一個時鐘周期導致PHY識別不到正確的幀起始。3.2 RMII精簡引腳與共同時鐘挑戰(zhàn)RMIIReduced MII將信號線數(shù)量大幅減少核心變化有兩點數(shù)據(jù)位寬減半TXD[1:0]和RXD[1:0]只有2位。為了在100Mbps下傳輸同樣的數(shù)據(jù)量時鐘頻率必須翻倍。因此RMII使用一個50MHz的參考時鐘REF_CLK。共同時鐘這個50MHz的REF_CLK需要同時提供給MAC和PHY。在100Mbps模式下每個時鐘周期傳輸2bit數(shù)據(jù)。這里有一個關鍵點REF_CLK可以由MAC、PHY或外部晶振提供但必須在硬件設計時就明確且雙方芯片的配置要匹配。RMII信號組REF_CLK50MHz參考時鐘關鍵TXD[1:0],TX_ENRXD[1:0],RX_DV,CRS_DV此信號合并了載波偵聽和數(shù)據(jù)有效是RMII的一個特殊點踩坑警告RMII的調試噩夢十有八九出在REF_CLK上。時鐘源沖突如果硬件上MAC和PHY都被配置為輸出REF_CLK就會發(fā)生沖突導致時鐘信號紊亂。時鐘質量差50MHz時鐘的抖動必須非常小。如果使用有源晶振要選擇低抖動的型號如果由FPGA或主控產生要確保時鐘網(wǎng)絡走線良好避免干擾。時序不滿足REF_CLK到MAC和PHY的走線長度要盡量匹配確保時鐘邊沿對齊。否則會導致一方采樣另一方數(shù)據(jù)時出現(xiàn)建立/保持時間違例。3.3 RGMII千兆接入與時鐘時序玄學RGMIIReduced Gigabit MII是面向千兆以太網(wǎng)的接口它在RMII思路上更進一步。速率支持10M/100M/1000Mbps。數(shù)據(jù)位寬TXD[3:0]和RXD[3:0]恢復為4位以支持千兆速率。時鐘與數(shù)據(jù)關系這是RGMII最核心也最易出錯的地方。為了用4位數(shù)據(jù)線達到1000Mbps的帶寬時鐘頻率需要達到125MHz1000Mbps / 8 125MHz。但RGMII巧妙地在時鐘的上升沿和下降沿都采樣數(shù)據(jù)從而在每個125MHz時鐘周期內傳輸8bit數(shù)據(jù)上升沿4bit下降沿4bit。信號延遲RGMII ID由于時鐘和數(shù)據(jù)的PCB走線延遲難以絕對一致為了確保接收端能在正確的邊沿采樣到穩(wěn)定的數(shù)據(jù)RGMII規(guī)范允許并強烈建議對時鐘信號進行內部延遲。這就是RGMII ID模式。在發(fā)送方向MAC會內部將TX_CLK延遲約2ns在接收方向PHY會內部將RX_CLK延遲約2ns。這樣在芯片引腳處測量時鐘邊沿就大致對齊了數(shù)據(jù)的中心位置提供了最佳的采樣窗口。RGMII關鍵信號TXD[3:0],TX_CTL此信號合并了TX_EN和TX_ERTX_CLK125MHz千兆/25MHz百兆/2.5MHz十兆RXD[3:0],RX_CTL合并了RX_DV和RX_ERRX_CLK實操心得如何確定和配置RGMII ID查數(shù)據(jù)手冊首先查閱你的MAC和PHY芯片的數(shù)據(jù)手冊確認它們是否支持RGMII ID以及是固定支持還是需要通過配置寄存器來開啟。常規(guī)規(guī)則通常MAC側作為發(fā)送端應啟用TX時鐘延遲PHY側作為接收端應啟用RX時鐘延遲。但有些芯片可能將延遲做在了相反方向必須看手冊。硬件設計在PCB設計時即使啟用了ID也應盡量保證TX_CLK/RX_CLK與對應數(shù)據(jù)組的走線等長誤差控制在數(shù)百mil以內為時序留足余量。調試如果鏈路不通用高速示波器500MHz測量TX_CLK和TXD[0]的時序關系是最直接的。在未啟用ID時時鐘邊沿應對齊數(shù)據(jù)跳變沿很不好采啟用ID后時鐘邊沿應大致位于數(shù)據(jù)眼的中心。3.4 SGMII串行化與SerDes的領域SGMIISerial Gigabit MII是另一個層面的技術。它不再使用并行總線而是通過一對差分線TX_P/N, RX_P/N進行高速串行通信速率是1.25Gbps因為采用了8B/10B編碼有效數(shù)據(jù)率為1Gbps。本質SGMII實質上是一個簡化的SerDes串行器/解串器接口。它將MAC側的GMII8位數(shù)據(jù)125MHz時鐘并行信號串行化為1.25Gbps的差分信號流進行傳輸。巨大優(yōu)勢引腳極少僅需4根信號線兩對差分線極大節(jié)省芯片引腳和PCB連接器空間。抗干擾強差分信號對外部噪聲有天然的抑制能力。傳輸距離長可以支持板級更長的走線甚至通過電纜連接。時鐘簡化時鐘信息嵌入在數(shù)據(jù)流中CDR時鐘數(shù)據(jù)恢復無需傳輸獨立的高速時鐘避免了時鐘抖動和時序對齊的難題。配置與協(xié)商SGMII鏈路兩端需要通過配置或自協(xié)商來確定速率10M/100M/1000M和雙工模式。這通常通過讀寫PHY的SGMII配置寄存器來完成。SGMII vs RGMII 選型思考如果你的MAC和PHY都支持SGMII且物理距離稍遠或布局受限SGMII通常是更好的選擇設計更簡單。如果你的FPGA需要直接對接PHY且FPGA內有可用的高速收發(fā)器如GTX, GTH那么用SGMII非常合適。但如果你的主控只有RGMII接口或者你想用低成本FPGA沒有高速SerDes實現(xiàn)千兆以太網(wǎng)那么RGMII是唯一的選擇盡管你需要面對嚴峻的時序挑戰(zhàn)。4. 硬件設計要點與信號完整性實戰(zhàn)4.1 PCB布局布線黃金法則無論哪種接口良好的PCB設計是穩(wěn)定工作的前提。阻抗控制MII/RMII (≤50MHz)單端信號建議做50Ω阻抗控制。雖然不是必須但能顯著改善信號質量。RGMII (125MHz)必須做阻抗控制。單端信號推薦50Ω。時鐘和數(shù)據(jù)線的阻抗應一致。SGMII (1.25Gbps)必須做差分阻抗控制。通常為100Ω差分阻抗。這對走線寬度、間距、參考層距離有精確要求必須使用PCB廠提供的疊層參數(shù)進行計算。等長布線RGMII這是等長要求最嚴格的。TX_CLK與TXD[3:0]、TX_CTL應作為一組組內走線長度誤差建議控制在±50mil約1.27mm以內。RX_CLK與RXD[3:0]、RX_CTL同理。組與組之間的長度要求可以放寬。RMIIREF_CLK到MAC和PHY的走線長度應盡量接近。數(shù)據(jù)線之間的等長要求可適當放寬。SGMII差分對內的P和N兩條線必須嚴格等長誤差5mil以確保差分信號質量。不同差分對之間的長度差要求不高。參考平面與回流路徑所有高速信號線下方必須有完整、不間斷的參考平面地平面或電源平面。避免信號線跨分割平面否則回流路徑突變會產生嚴重EMI和信號失真。尤其是SGMII的差分線最好走在內層如L2和L4被地平面包裹以獲得最佳的屏蔽效果。4.2 電源與去耦設計PHY芯片通常有模擬電源AVDD和數(shù)字電源DVDD之分必須分開供電并通過磁珠或0Ω電阻隔離。在每個芯片的每個電源引腳附近放置一個0.1uF的陶瓷去耦電容。對于高頻噪聲還需要在芯片電源入口處放置1uF或10uF的電容。RGMII和SGMII接口的電源噪聲要求更高建議使用性能更好的LDO或開關電源并加強濾波。4.3 端接匹配MII/RMII/RGMII這些并行接口的驅動端通常在芯片內部已經做了匹配。一般情況下PCB上不需要額外添加端接電阻。但若走線較長幾英寸或拓撲復雜可能需要根據(jù)仿真結果添加源端串聯(lián)電阻通常22Ω-33Ω以消除反射。SGMII差分線通常需要在接收端進行AC耦合通過串聯(lián)0.1uF電容并做差分端接100Ω電阻。很多PHY芯片內部已經集成了這個端接電阻需要通過配置寄存器啟用或禁用。務必查閱數(shù)據(jù)手冊確認。5. 軟件驅動配置與調試技巧實錄硬件設計正確只是第一步軟件配置不對照樣不通。5.1 初始化流程通用步驟復位PHY通過硬件復位引腳或軟件復位寄存器確保PHY處于已知狀態(tài)。等待復位完成讀取PHY的擴展狀態(tài)寄存器等待復位位清零。配置接口模式這是最關鍵的一步通過PHY的擴展寄存器明確設置接口工作模式。例如對于一款支持多種模式的PHY如Marvell 88E1111你需要設置Register 20.14:8來選擇RGMII to Copper或SGMII to Copper等。對于RGMII必須配置RGMII ID內部延遲的啟用與否這個配置必須和硬件設計預期、以及對端MAC的配置嚴格匹配。配置自協(xié)商設置自協(xié)商通告的能力速度、雙工然后重啟自協(xié)商過程。或者強制指定速度和雙工模式不推薦除非對接設備不支持自協(xié)商。檢查鏈路狀態(tài)輪詢PHY的基本狀態(tài)寄存器直到Link Up位被置位。配置MAC控制器在MAC側通常是SoC或FPGA內的模塊也需要配置相應的接口模式RGMII, RMII等和時鐘參數(shù)使其與PHY端對齊。5.2 典型問題排查清單當你發(fā)現(xiàn)以太網(wǎng)鏈路不通、時斷時續(xù)或丟包嚴重時可以按以下清單排查現(xiàn)象可能原因排查方法完全無連接PHY指示燈不亮1. 電源或復位不正常。2. 晶振未起振。3. MDI/MDIO總線通信失敗PHY無法配置。1. 測量PHY各電源引腳電壓。2. 檢查復位信號波形。3. 用示波器看晶振引腳是否有正弦波。4. 用邏輯分析儀抓取MDC/MDIO時序看讀寫PHY寄存器的命令是否成功。鏈路指示燈亮但無法Ping通1. 接口模式配置錯誤如MAC設成RMIIPHY設成MII。2. RGMII ID配置不匹配。3. PCB走線等長或阻抗問題嚴重。4. MAC或PHY的FIFO配置/中斷未正確設置。1. 仔細比對雙方芯片手冊確認模式配置寄存器值。2.重點用示波器測量RGMII的TX_CLK與TXD時序。如果邊沿對齊則需要啟用ID如果中心對齊則應禁用ID。3. 檢查軟件驅動中MAC控制器的初始化序列。可以Ping通但大流量時丟包1. 時鐘抖動過大尤其是RMII的REF_CLK。2. 信號完整性差眼圖閉合。3. 軟件緩沖區(qū)不足或中斷處理延遲大。1. 用示波器測量時鐘信號的抖動周期抖動、周期周期抖動。2. 如果有條件用高速示波器或誤碼儀查看SGMII或RGMII數(shù)據(jù)信號的眼圖。3. 優(yōu)化驅動增大DMA緩沖區(qū)或使用NAPI/中斷聚合減少CPU開銷。CRC錯誤或幀錯誤率高1. 數(shù)據(jù)與時鐘時序違例建立/保持時間不足。2. 電源噪聲導致信號畸變。3. 外部電磁干擾。1. 這是硬件問題的高概率指示。必須用示波器進行觸發(fā)測量捕獲出錯時刻的波形看數(shù)據(jù)相對時鐘是否穩(wěn)定。2. 測量電源紋波加強去耦。3. 檢查PCB確保關鍵信號遠離噪聲源如開關電源、電機驅動。5.3 高級調試手段邏輯分析儀與示波器邏輯分析儀用于抓取并解析MII/RMII/RGMII的并行總線協(xié)議。可以設置觸發(fā)條件如TX_EN上升沿然后捕獲并解析出完整的以太網(wǎng)幀數(shù)據(jù)查看MAC地址、IP地址、協(xié)議類型是否正確。這是驗證數(shù)據(jù)鏈路層是否正常工作的利器。高速示波器用于測量信號質量和時序。測量時鐘抖動對RMII的REF_CLK或RGMII的125MHz時鐘進行抖動分析。測量建立/保持時間在RGMII接口上測量數(shù)據(jù)信號在時鐘邊沿前后的穩(wěn)定窗口是否滿足芯片手冊要求通常需要幾百皮秒。眼圖測試對SGMII或高速RGMII信號進行眼圖測量直觀評估信號完整性。張開度大、清晰的眼圖意味著低誤碼率。我個人在調試一塊千兆板卡時就曾遇到間歇性高丟包的問題。用邏輯分析儀看數(shù)據(jù)都是對的但用示波器測量RGMII的RX_CLK發(fā)現(xiàn)抖動非常大達到近200ps。追查下去發(fā)現(xiàn)是給PHY的時鐘電源軌上有較大的開關噪聲。在時鐘芯片的電源引腳增加了一個π型濾波電路磁珠電容后抖動降到50ps以內丟包現(xiàn)象立刻消失。這個經歷讓我深刻體會到在高速數(shù)字電路里“信號質量”這個看似抽象的概念會以非常具體和殘酷的方式影響系統(tǒng)穩(wěn)定性。